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高效FPGA乘法器在无线基站中的使用


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基于WiMax及其衍生标准的新兴宽带无线保真技术必须具有较低的吞吐量和数据速率。这些协议明确提出的较慢的芯片速率和数字射频处理可以在FPGA解决方案的硬件上优化构建。FPGA非常适合作为高性能、高性价比的解决方案来构建这些物理层协议中的数字功能,因为它们还包含以下丰富的资源:1。

DSP模块可以用来构建各种被FFT/IFFT算子拒绝的FIR滤波和乘法器、加法器/累加器功能;2.SERDES收发器可以对抗无线前端和基带数位板之间的CPRI和OBSAI模块;3.最重要的FPGA嵌入式RAM块存储器(EBR)可以用来存储滤波器系数,继续执行块重叠和构造FEC解码(Turbo、Viterbi、Reed-Solomon等)。);4.高速LVDSI/O,分别与数模转换器和模数转换器的长并行接口相对。这些转换器定义了射频/模拟功能和廉价数字基带逻辑之间的界限。

模块速度越高,采用低成本FPGA解决方案后,可以构建更好的数字上变频/数字下变频功能。本文重点介绍第一个资源——DSP乘法模块。通过增加和优化FFT和FIR中的DSP乘法模块的构造,设计者可以在最小化资源的情况下满足吞吐量抑制,从而允许用户将其用于性价比最低的现成FPGA器件。下面解释四种乘数节约技术。

用作WiMaxOFDM功能的高效复数乘法WiMax系统设计的最重要特征之一是反矢量频分适配(正交频分复用)。现场可编程门阵列使得分别在线性时间内为IFFT和快速傅立叶变换构建正交频分复用发射机和接收机变得特别容易。802.16a等协议需要256个样本的FFT。

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802.16e协议拒绝各种各样的快速傅立叶变换样本,或者可以灵活调整以适应环境动态信道和比特率拒绝(可扩展的正交频分多址)的快速傅立叶变换样本。当继续执行256和1024个样本的快速傅立叶变换时,复数乘法可以通过基数-4结构获得乘法器的最有效使用。

快速傅里叶变换算法采用4样本线性傅里叶变换的蝶形结构进行分解。例如,16点快速傅立叶变换可以通过按时间提取、按频率提取或其他分解方法用2级基数-4离散傅立叶变换结构来构建。

第一阶段由四个4点DFT组成,第二阶段在某种程度上由四个4点DFT组成。由于每个离散傅立叶变换的输入在馈送到下一级之前拒绝获取结果的3个幅度因子,所以第一级和第二级之间的9个幅度因子必须乘以9个复数。乍一看,继续执行一次复数乘法需要四个乘法器和两个乘法器/减法器。

但是这个表达式可以重新写成另一个只需要3个乘法器,3个加法器,2个减法器的表达式。值得注意的是,加法器内置在FPGA的核心逻辑中,在ripplemode中使用在一个非常丰富的标准化可编程逻辑单元(PLC)芯片中。

如果d=dr jdi为复数数据,c=Cr JCI为复数系数,则复数乘法的标准表达式如下:e 1: r=d * c=(dr jdi)*(Cr JCI)=RR JRI(1),其中RR=dr * Cr-di * ci,ri=表达式可通过代数方法重排如下:e 2: RR=dr * Cr-di * ci(2)e : RR=dr * Cr-di * ci 0(3)e 4: RR=dr *Cr-di * ci) (dr * ci-di * Cr) (5)复数结果新表达式为:e 6: RR=[(dr di)*(Cr-ci)](dr * ci-di * Cr)(3倍乘法)(6) e7:ri值得注意的是,在FPGA中,乘/除模块使用的比较管芯面积大于1818的乘法器模块。图1:使用4和3乘法器的复数乘法。总之,乘数增加25%可以带来以下两个好处之一:1。

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在FFT吞吐量相同的情况下,可以使用较少的乘法器;2.在乘法器个数不变的情况下,可以提高FFT吞吐量。数字上/下变频器中FIR滤波器的高效构造以下三种高效乘法器技术可用于在FPGA中构造数字上变频和下变频。 这一直是优化的重点,因为无线设计人员必须满足将数据从非常低的采样速率移动到芯片处理速率的要求。

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数字下变频器/上变频器(DDC/DUC)子系统是基站发射机/接收机的主要数字设备,以前是用廉价的模拟/混合信号设备构建的。在FPGA构建方案中,总共可以使用三种技术来增加乘法器的数量。

1.带系数平面的FIR滤波器可以节省乘法器;2.分布式运算符用于嵌入式块内存;3.加法器中使用级联分数梳状滤波器。。

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